实现DDR命令和命令之间的时序检查%28一%29

临床医师

DDR接口的时序检查，通常可以通过供应商提供的Verilog仿真模型或者EDA工具厂商三方的VIP来进行检查。但通常上述厂商提供的DRAM model都是加密的，对于实现哪些时序检查无法保证，当然可以通过交叉检查来保证大家对于协议理解的一致性。如果有条件，可以基于协议，开发一套inhouse的时序检查逻辑。这里基于JEDEC250C协议，以RD命为例子，实现RD和RD之间的时序检查。
根据JEDEC-250C协议的Chapter7章节中的Command Truth Table，可以获取到GDDR6所有的命令。



这里以GDDR6的RD命令为例子:
部分命令之中有BA0-BA3的标志，这代表该命令向哪个Bank Address发送。为什么区分bank group可以参考：DDR Prefetch & Bank Group Notes。参考JEDEC-250C协议 Chapter 4.3章节 Bank Group，可以获取以下信息：






那么我们可以知道一个命令如果有Bank Group，那么它和其他命令可能有四种关系：



这里以RD-RD来举例子：



那么我们考虑一下如果需要检查RD时序，我们需要有一些什么条件：



当有了上述条件，那么判断是否时序违例子，就很简单了：
以SAME_BANK,RD->RD为例子if%28pre_rd_bg = cur_rd_bg%29if%28MR3_OP12 =0%29 if%28$realtime- pre_cmd_time < tCCD_S %2A tCK%29  $display%28&#34;tCCD_S violation&#34;%29
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